PCB 链路规划：为 Boundary Scan 预留可访问路径

从器件拓扑、连接器、复位与电源约束出发，介绍 PCB 阶段规划 JTAG 扫描链的要点。

Boundary Scan 的可用性很大程度上取决于 PCB 如何连接和引出测试访问端口。设计阶段规划好链路，能减少板卡完成后才发现 TAP 不可达、器件无法共同上电或测试连接器定义不清等问题。具体拓扑应结合器件手册、板卡功能和测试夹具需求评估。

先画清楚 TAP 拓扑

对每个候选器件标明 TAP 信号、器件间 TDO 到 TDI 的串接顺序，以及共享的 TCK、TMS 和复位信号。确认控制器的 TDI 从哪里进入、最后一个 TDO 如何返回。存在多个链段或可选路径时，要记录选择跳线、开关或复用器的控制方式，并保证测试配置能确定当前实际路径。

器件并非都必须进入同一条链。分段或可选择链路可能更便于隔离故障和适配不同上电区域，但会增加连接、控制或配置要求；具体利弊取决于板级架构。规划依据可结合 JTAG 链路与 IDCODE 基础 和 BSDL 入门 中的器件信息。

连接器与测试点

预留足够且清晰定义的接口，包括实际使用的 TAP 信号、地线和所需的目标电压参考；如需系统复位或其他控制线，也应明确其用途和极性。针脚定义、针脚 1 标记、键位和线缆方向要写入原理图及制造资料，不能假设不同探头共用同一排针定义。可参考 JTAG 连接器与测试访问端口基础。

设计者也可考虑为关键链路信号保留测量或隔离位置，以便原型阶段观测波形和缩小故障范围。是否加入串联元件、测试点或跳线，需结合信号完整性、负载、布线和器件建议评估；不存在适用于所有板卡的固定做法或统一数值。

电源、复位与电压域

确认链中器件在测试时能否同时获得所需电源，复位信号是否会被板上其他逻辑拉住，以及控制器与目标 I/O 电压是否兼容。若不同器件处于不同电压域，电平转换器的方向、使能条件和上电顺序可能影响 TCK、TMS、TDI 或 TDO 的可达性。应按器件和转换器资料逐项校核，不要只依据连接器外形推断电气兼容。

把测试条件纳入设计资料

在原理图、网络表和测试说明中维护器件顺序、分支配置、复位关系、供电前提及不应驱动的网络。原理图或 PCB 修订后，及时更新扫描链模型和测试约束。实际建模、生成测试和归档的步骤见 Boundary Scan 测试工作流程；链路已搭建但识别失败时，可参考 链路识别故障排查。